CPU 快取

CPU 多核心快取架構（L1/L2/L3）與 False Sharing（偽共享）優化：MESI 協定、快取行對齊與記憶體屏障

CPU 多級快取階層（L1/L2/L3）與 Cache Line（64 Bytes）、MESI 快取一致性協定狀態機、False Sharing（偽共享）造成的效能懸崖與位元組填充對齊（Cache Line Padding / @Contended），以及記憶體屏障（Memory Barriers）的原理。